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[ 921CGELVLDK13 ] KV VLSI Design

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Workload Ausbildungslevel Studienfachbereich VerantwortlicheR Semesterstunden Anbietende Uni
3 ECTS M - Master Informatik Andreas Rauchenecker 2 SSt Johannes Kepler Universität Linz
Detailinformationen
Quellcurriculum Masterstudium Computer Science 2013W
Ziele Vertiefen der Kenntnisse im Bereich Entwurf komplexer digitaler Schaltungen mittels VHDL. Überblick über einen Designflow in der Zieltechnologie ASIC-Standardzellen.
Lehrinhalte Grundlagen für einen Entwurf und Synthese eines 16-Bit-RISC-Prozessorkerns als Full-Costum-IC, aufbauend auf bestehenden VHDL-Kenntnissen. Simulation des Gesamtsystems mit Timingdaten. Kennen lernen einer Synthese-Bibliothek und vom Synthese-Tool „DesignVision“.
Beurteilungskriterien
Abhaltungssprache Deutsch
Lehrinhalte wechselnd? Nein
Äquivalenzen INMAWKVVLSI: KV VLSI-Entwurf (3 ECTS)
Präsenzlehrveranstaltung
Teilungsziffer -
Zuteilungsverfahren Direktzuteilung